中文 English

Arteris IP

Responsabilités clés :
Développement et débogage de bancs de test avancés basés sur UVM.
Définir, documenter, développer et exécuter des tests de vérification RTL/couverture au niveau système.
Vérification des performances et vérification de la consommation d’énergie
Triage des régressions, débogage des conceptions RTL en Verilog et SystemVerilog.
Contribuer à améliorer et à affiner le processus, la méthodologie et les mesures de vérification.
Expertise UVM sur des projets SoC complexes, du développement du banc de test à la clôture de la vérification.

For additional details and most recent updates, hit “Apply for job”